2.5D和3D封裝主要區(qū)別在于芯片的空間排列不同

Chiplet技術(shù)可將不同工藝和功能的芯片進行異質(zhì)集成。這種技術(shù)設(shè)計的核心思想是先分后合，即先將單芯片中的功能塊拆分出來，再通過2.5D或3D等先進封裝方式將其集成為大的單芯片。2.5D和3D封裝的主要區(qū)別在于是否有芯片與芯片在垂直方向上的連接。2.5D封裝形式中，芯片的排列主要在RDL、高密度基板或Interposer上進行平面排布；3D封裝形式中，芯片的排列包含了芯片在垂直方向上的堆疊，芯片與芯片之間直接進行鍵合。2.5D封裝與3D封裝形式一般結(jié)合使用以滿足系統(tǒng)設(shè)計的要求。

圖表2：2.5D和3D封裝的主要區(qū)別在于是否有芯片與芯片在垂直方向上的連接

制程越先進且面積越大的SoC芯片，Chiplet封裝的成本優(yōu)勢越明顯

先進制程、大面積、高產(chǎn)量下，Chiplet集成相對于SoC具有顯著優(yōu)勢。如果僅考慮生產(chǎn)中的重復(fù)性工程費用（RE cost），制程提升后硅片缺陷導(dǎo)致的成本占比逐漸提升，5nm下800mm2的單片系統(tǒng)中，硅片缺陷導(dǎo)致的成本占比達50%以上，因此多芯片整合能節(jié)省更多成本。將一次性工程費用（NRE cost）考慮在內(nèi)后，以800mm2的單片系統(tǒng)、2 Chiplet為例：14nm制程、50萬產(chǎn)量時，由于模塊整體面積較大，D2D接口和封裝等一次性開支占比較小，但是對于每個Chiplet來說，存在諸如掩模等較高的固定一次性開支，導(dǎo)致Chiplet集成相對SoC并沒有成本優(yōu)勢。在5nm制程下，當(dāng)產(chǎn)量達到200萬時，Chiplet集成的成本優(yōu)則開始顯現(xiàn)。當(dāng)系統(tǒng)面積更大時，隨著產(chǎn)量增加，Chiplet成本優(yōu)勢將更早顯現(xiàn)。

突破SoC面積限制，Chiplet可在一定程度上緩解“存儲墻”問題

Chiplet能夠突破SoC單芯片的面積制約，是系統(tǒng)算力的關(guān)鍵支撐。受步進式光刻機單次曝光區(qū)域大小限制，當(dāng)前SoC單顆芯片的極限面積通常為800-900mm2，制約了單芯片系統(tǒng)總算力的提升，而采用Chiplet技術(shù)將多顆芯粒進行2.5D/3D集成，或?qū)⑼黄茊晤wSoC的面積限制。

Chiplet能夠提升通信帶寬，緩解“存儲墻”問題。傳統(tǒng)馮·諾依曼計算架構(gòu)瓶頸下，計算系統(tǒng)算力同時受“功耗墻”“存儲墻”和“I/O墻”制約。在存儲系統(tǒng)中，從外部存儲、內(nèi)部存儲、高速緩存到處理器，響應(yīng)速度不斷增快，存儲容量不斷減少。其中，高速緩存介于內(nèi)存和處理器之間，緩解二者速度不匹配的矛盾，按照速度遞減、容量遞增的順序可分為L1、L2和L3三部分。層層遞減的響應(yīng)速度，加之存儲和互連帶寬的發(fā)展速度遠落后于處理器的計算算力，在數(shù)據(jù)頻繁的交換過程中，由通信帶寬和延遲構(gòu)成的“存儲墻”就成為了限制算力的瓶頸。Chiplet采用高密度、高速封裝和互連設(shè)計，將處理器核心和存儲芯片通過3D堆疊技術(shù)等進行組合封裝，提升了計算和存儲、計算和計算之間的通信帶寬，緩解“存儲墻”問題，提升了芯片算力。

但Chiplet在功耗、散熱和面積上可能存在一些取舍

Chiplet性能突出，但在PPA上面臨一定的取舍。1）系統(tǒng)通信增加功耗：在Chiplet封裝中隨著堆疊的芯片數(shù)量增加，系統(tǒng)愈發(fā)復(fù)雜，用于芯片之間通信的損耗增加，因此會產(chǎn)生一定的功耗。2）狹小的空間對系統(tǒng)散熱提出了挑戰(zhàn)：芯片堆疊后，尤其是在3D堆疊中，芯片在工作中產(chǎn)生的大量熱量，在芯片之間間隔明顯減小的情況下，對系統(tǒng)散熱設(shè)計也提出了較高的挑戰(zhàn)；3）成熟制程下Chiplet成本優(yōu)勢不明顯：隨著芯片面積增加，Chiplet成本優(yōu)勢才開始顯現(xiàn)，但是在14nm制程下這種優(yōu)勢并不顯著。在5nm制程下，當(dāng)芯片面積大于700mm2時，Chiplet才開始具有顯著成本優(yōu)勢。對于小面積的單芯片，Chiplet并非最優(yōu)解。對于成熟制程和小面積SoC而言，目前采用chiplet技術(shù)的成本可能遠超單顆SoC的成本。