一、RDL的定義

RDL（Re - Distributed Layer，重布線層）是一種在芯片封裝過程中用于重新分布電氣連接的技術(shù)。在芯片制造時，其I/O（輸入/輸出）端口，例如IO Pad（芯片管腳處理模塊，可將芯片管腳信號送入內(nèi)部或把內(nèi)部信號送到管腳）通常分布在芯片的邊沿或者四周，這種布局對于Bond Wire工藝較為方便，但對于Flip Chip工藝就存在局限。

RDL技術(shù)就是在這樣的背景下應(yīng)運(yùn)而生的。它通過在芯片表面或中介層上形成額外的布線層，重新分配芯片的I/O位置，從而適應(yīng)不同的封裝需求和提高電氣連接的靈活性。這就好比在一個城市原有的交通道路（原有的芯片電氣連接布局）基礎(chǔ)上，重新規(guī)劃建設(shè)新的道路網(wǎng)絡(luò)（RDL布線層），讓車輛（電信號）能夠更高效、更靈活地到達(dá)目的地（不同的電氣連接需求）。

從物理結(jié)構(gòu)上看，RDL是由金屬層和相應(yīng)的介質(zhì)層組成。其中金屬層形成布線，介質(zhì)層起到絕緣和隔離不同布線層的作用。常見的金屬材料有銅等，因?yàn)殂~具有良好的導(dǎo)電性。

二、RDL在芯片先進(jìn)封裝中的作用

（一）實(shí)現(xiàn)XY平面電氣延伸和互聯(lián)

1. 在芯片封裝中，RDL起著XY平面電氣延伸和互聯(lián)的作用。例如，當(dāng)芯片從傳統(tǒng)的Bond Wire工藝向Flip Chip工藝轉(zhuǎn)變時，由于Flip Chip工藝對I/O端口布局的要求不同，RDL可以將原本位于芯片邊沿或者四周的I/O端口進(jìn)行重新布局。這就像是把分散在城市邊緣的車站（I/O端口）通過新建的道路（RDL布線）連接到城市中心或者其他新的區(qū)域，從而讓不同區(qū)域之間的交通（電氣信號）更加順暢。

2. 在一些復(fù)雜的封裝結(jié)構(gòu)中，如2.5D IC集成和3D IC集成場景下，RDL也發(fā)揮著重要作用。在2.5D IC集成中，除了硅基板上的TSV（硅通孔），RDL同樣不可或缺，它能夠通過將網(wǎng)絡(luò)互聯(lián)并分布到不同的位置，從而將硅基板上方芯片的Bump（凸點(diǎn)）和基板下方的Bump連接起來。在3D IC集成中，如果堆疊上下是不同類型芯片，則需要通過RDL重布線層將上下層芯片的I/O進(jìn)行對準(zhǔn)，從而完成電氣互聯(lián)。

（二）提升封裝性能

1. 提高I/O密度

• RDL能夠擴(kuò)展和重新分配信號路徑，將芯片上的輸入/輸出引腳（I/O）從密集區(qū)域重新布線至較大區(qū)域，避免傳統(tǒng)封裝中引腳密度不足的問題?，F(xiàn)代封裝中，RDL層的設(shè)計已經(jīng)從單層發(fā)展為多層結(jié)構(gòu)，以應(yīng)對復(fù)雜信號和高密度集成的需求。尤其是在Fan - Out（扇出型）封裝和WLP（晶圓級封裝）中，RDL的精細(xì)化布線技術(shù)成為核心，從而實(shí)現(xiàn)更高密度的信號連接，提高了I/O密度。

2. 改善電氣性能

• 通過合理的RDL布線，可以減少信號傳輸?shù)穆窂介L度，降低信號傳輸延遲。這對于一些對信號傳輸速度要求較高的芯片，如高性能計算芯片、5G通信芯片等非常關(guān)鍵。例如，在數(shù)據(jù)傳輸過程中，如果信號傳輸路徑過長，就像快遞要經(jīng)過很多中轉(zhuǎn)站（過長的布線）才能到達(dá)目的地，會增加傳輸時間，而優(yōu)化后的RDL布線可以減少這些不必要的“中轉(zhuǎn)站”，提高傳輸效率。

• 同時，RDL還可以優(yōu)化信號的完整性，減少信號在傳輸過程中的干擾和衰減。這就好比在嘈雜的環(huán)境（存在干擾的芯片環(huán)境）中為信號開辟了一條專用的、屏蔽性良好的通道（RDL布線），保證信號能夠準(zhǔn)確無誤地傳輸。

3. 增強(qiáng)封裝的靈活性

• 它可以適應(yīng)不同的封裝形式和芯片布局需求。例如，對于不同尺寸、不同功能的芯片，RDL可以根據(jù)具體情況對I/O進(jìn)行重新布局，使得這些芯片能夠更好地集成到各種封裝結(jié)構(gòu)中。無論是小型的可穿戴設(shè)備芯片封裝，還是大型的服務(wù)器芯片封裝，RDL都能發(fā)揮其靈活性的優(yōu)勢。

• 在多芯片集成場景下，不同芯片的I/O布局可能存在差異，RDL可以對這些不同的I/O進(jìn)行適配和連接，實(shí)現(xiàn)多芯片之間的高效電氣互聯(lián)，提高整個封裝系統(tǒng)的集成度和功能擴(kuò)展性。

三、RDL的技術(shù)原理

（一）沉積金屬層和介質(zhì)層

1. 沉積過程

• RDL的制作首先要在芯片表面或中介層上進(jìn)行金屬層和介質(zhì)層的沉積。金屬層的沉積方法有多種，例如物理氣相沉積（PVD）和化學(xué)氣相沉積（CVD）。物理氣相沉積是通過物理過程，如蒸發(fā)或者濺射，將金屬原子沉積到芯片表面形成金屬層?；瘜W(xué)氣相沉積則是利用化學(xué)反應(yīng)，使氣態(tài)的前驅(qū)體在芯片表面反應(yīng)生成金屬層。以銅為例，在物理氣相沉積中，可以采用濺射的方式，將銅靶材上的銅原子濺射到芯片表面。

• 介質(zhì)層的沉積同樣重要，它通常采用化學(xué)氣相沉積的方法。常見的介質(zhì)材料有二氧化硅等，通過將含有硅源和氧源的氣態(tài)前驅(qū)體在芯片表面反應(yīng)，形成二氧化硅介質(zhì)層。介質(zhì)層的作用是將不同的金屬布線層隔離開來，防止短路，就像建筑物中的絕緣層一樣，保證電氣信號在各自的“線路”中傳輸。

（二）形成金屬布線

1. 光刻與蝕刻

• 在沉積了金屬層和介質(zhì)層之后，需要通過光刻和蝕刻工藝來形成金屬布線。光刻工藝就像是在金屬層和介質(zhì)層上繪制藍(lán)圖，它利用光刻膠的感光特性，將設(shè)計好的電路圖案轉(zhuǎn)移到光刻膠上。例如，通過紫外線照射光刻膠，使光刻膠在曝光區(qū)域發(fā)生化學(xué)變化，然后通過顯影液將曝光或者未曝光的光刻膠去除，留下與電路圖案對應(yīng)的光刻膠圖形。

• 蝕刻工藝則是根據(jù)光刻膠的圖形，將不需要的金屬或者介質(zhì)材料去除。對于金屬層的蝕刻，可以采用化學(xué)蝕刻或者離子蝕刻的方法。化學(xué)蝕刻是利用化學(xué)反應(yīng)將金屬溶解，離子蝕刻則是利用高能離子束轟擊金屬表面，將不需要的金屬原子去除。通過光刻和蝕刻工藝的反復(fù)操作，就可以在芯片表面或中介層上形成復(fù)雜的金屬布線圖案，實(shí)現(xiàn)對芯片I/O的重新布局。

2. 多層布線技術(shù)

• 隨著芯片封裝技術(shù)的發(fā)展，對RDL的布線密度和復(fù)雜度要求越來越高，多層布線技術(shù)應(yīng)運(yùn)而生。多層布線就是在芯片表面或中介層上依次沉積金屬層、介質(zhì)層，然后進(jìn)行光刻和蝕刻形成多層金屬布線結(jié)構(gòu)。每一層金屬布線之間通過過孔（via）進(jìn)行垂直連接，就像多層建筑中的樓梯一樣，使得信號可以在不同的布線層之間傳輸。這種多層布線技術(shù)可以大大提高RDL的布線密度和信號傳輸能力，滿足現(xiàn)代芯片封裝對高密度、高性能電氣互聯(lián)的需求。

四、RDL的發(fā)展趨勢

（一）高密度布線

1. 工藝進(jìn)步

• 隨著芯片功能的不斷增強(qiáng)，對I/O密度的要求越來越高，RDL的布線密度也朝著更高的方向發(fā)展。目前，RDL - first工藝路線在先進(jìn)封裝中的優(yōu)勢愈發(fā)明顯，其中一個重要的表現(xiàn)就是可以實(shí)現(xiàn)多層超高密度布線。例如，在一些高端的微處理器芯片封裝中，需要在有限的芯片面積上實(shí)現(xiàn)大量的I/O連接，這就要求RDL的線寬和線間距不斷減小。通過不斷改進(jìn)光刻、蝕刻等工藝技術(shù)，RDL的線寬已經(jīng)從早期的較寬尺寸逐漸縮小到現(xiàn)在的微米甚至亞微米級別，線間距也相應(yīng)地減小，從而實(shí)現(xiàn)更高密度的布線。

2. 新材料的應(yīng)用

• 為了實(shí)現(xiàn)更高密度的布線，除了工藝的改進(jìn)，新材料的應(yīng)用也成為一個重要的發(fā)展方向。例如，一些具有低介電常數(shù)的材料被用于RDL的介質(zhì)層，這種材料可以降低信號傳輸過程中的電容耦合，減少信號延遲，從而有利于在更小的布線間距下實(shí)現(xiàn)穩(wěn)定的信號傳輸。同時，新型的金屬材料或者金屬合金也在研究和應(yīng)用中，這些材料可能具有更好的導(dǎo)電性和可加工性，有助于提高RDL的布線性能。

（二）與其他技術(shù)的融合

1. 與2.5D/3D封裝技術(shù)的融合

• 在先進(jìn)封裝領(lǐng)域，2.5D和3D封裝技術(shù)是重要的發(fā)展方向。RDL與2.5D/3D封裝技術(shù)的融合將進(jìn)一步提升芯片的集成度和性能。在2.5D封裝中，RDL可以與硅中介層上的TSV等技術(shù)協(xié)同工作，將不同芯片的I/O進(jìn)行有效的連接和信號分配。例如，在將處理器芯片和內(nèi)存芯片集成在同一封裝中的2.5D封裝結(jié)構(gòu)中，RDL可以將處理器芯片的I/O重新布局并連接到硅中介層上，然后通過TSV與內(nèi)存芯片進(jìn)行垂直方向的電氣連接，實(shí)現(xiàn)高速的數(shù)據(jù)傳輸。

• 在3D封裝中，RDL可以用于不同層芯片之間的I/O對準(zhǔn)和電氣連接。當(dāng)多層芯片垂直堆疊時，RDL可以根據(jù)每層芯片的I/O布局進(jìn)行重新布線，使得上下層芯片之間能夠?qū)崿F(xiàn)準(zhǔn)確的信號傳輸，提高整個3D封裝結(jié)構(gòu)的電氣性能和集成度。

2. 與多芯片集成技術(shù)的融合

• 隨著多芯片集成技術(shù)的發(fā)展，如芯粒（Chiplet）技術(shù)，RDL將在其中發(fā)揮關(guān)鍵作用。芯粒技術(shù)是將不同功能的小芯片集成在一起形成一個完整的芯片系統(tǒng)。RDL可以對不同芯粒的I/O進(jìn)行重新布局和連接，實(shí)現(xiàn)芯粒之間的高效通信和協(xié)同工作。例如，在一個包含計算芯粒、存儲芯粒和通信芯粒的多芯粒集成系統(tǒng)中，RDL可以根據(jù)系統(tǒng)的架構(gòu)需求，將各個芯粒的I/O連接起來，構(gòu)建一個高效的片上網(wǎng)絡(luò)，提高整個系統(tǒng)的性能和功能擴(kuò)展性。

（三）低成本和高良率

1. 成本降低

• 在芯片封裝成本中，RDL的制造成本是一個重要的組成部分。隨著市場競爭的加劇和對芯片成本的控制要求，RDL的制造成本也在不斷降低。一方面，通過大規(guī)模生產(chǎn)和工藝優(yōu)化，降低了材料和設(shè)備的使用成本。例如，在批量生產(chǎn)過程中，通過優(yōu)化光刻膠的使用量、提高蝕刻設(shè)備的利用率等措施，可以降低每個芯片封裝中RDL的制造成本。另一方面，新的封裝工藝和技術(shù)的出現(xiàn)也有助于降低成本。如RDL - first工藝路線，它具有更高的良率和更低的成本，更加適用于當(dāng)前的多芯片集成場景。

2. 良率提高

• 良率是衡量芯片封裝質(zhì)量和效率的重要指標(biāo)。對于RDL來說，提高良率意味著減少因布線缺陷等問題導(dǎo)致的芯片封裝失敗。通過改進(jìn)工藝控制、提高設(shè)備精度和加強(qiáng)質(zhì)量檢測等手段，RDL的良率不斷提高。例如，在光刻工藝中，采用更先進(jìn)的光刻設(shè)備和精確的工藝參數(shù)控制，可以減少光刻圖形的誤差，從而提高RDL布線的準(zhǔn)確性和可靠性，進(jìn)而提高良率。同時，在蝕刻工藝中，優(yōu)化蝕刻參數(shù)和采用更穩(wěn)定的蝕刻設(shè)備，也可以減少蝕刻過程中的缺陷，提高良率。

五、RDL的應(yīng)用案例

（一）扇出型晶圓級封裝（FOWLP）

1. 技術(shù)特點(diǎn)

• 在扇出型晶圓級封裝中，RDL起著關(guān)鍵的作用。FOWLP在傳統(tǒng)晶圓級芯片尺寸封裝（WLCSP）的基礎(chǔ)上，允許重布線層（RDL）延伸至芯片邊緣之外，這種“扇出”的RDL提供了幾個主要優(yōu)勢。

2. 具體優(yōu)勢

• 提高I/O密度和布線靈活性：通過RDL的扇出結(jié)構(gòu)，可以在芯片周圍增加更多的布線空間，從而提高I/O密度。例如，在一些移動設(shè)備芯片的封裝中，需要在有限的封裝尺寸內(nèi)實(shí)現(xiàn)大量的I/O連接，F(xiàn)OWLP中的RDL可以有效地解決這個問題。同時，RDL的布線靈活性也使得芯片可以更好地適應(yīng)不同的封裝需求，如不同的引腳布局要求。

• 改善熱性能和電氣性能：RDL的合理布局可以優(yōu)化芯片的熱傳導(dǎo)路徑，將芯片產(chǎn)生的熱量更有效地散發(fā)出去。在電氣性能方面，RDL可以減少信號傳輸?shù)穆窂介L度，降低信號傳輸延遲，提高信號完整性。例如，在一些高性能的移動處理器芯片封裝中，F(xiàn)OWLP中的RDL有助于提高芯片的運(yùn)行速度和穩(wěn)定性。

• 能夠集成多個芯片和無源元件：RDL可以將多個芯片和無源元件的I/O進(jìn)行重新布局和連接，實(shí)現(xiàn)它們在封裝內(nèi)的集成。例如，在一些系統(tǒng)級封裝（SiP）應(yīng)用中，可以將處理器芯片、內(nèi)存芯片和一些無源元件（如電容、電阻等）通過RDL集成在一起，形成一個功能完整的小型化系統(tǒng)。

• 減小封裝厚度：由于RDL可以采用精細(xì)的布線技術(shù)，在不增加封裝體積的情況下實(shí)現(xiàn)更多的功能，從而有助于減小封裝的厚度。這對于一些對封裝厚度要求苛刻的移動設(shè)備，如智能手機(jī)、平板電腦等非常重要。

（二）多芯片集成封裝

1. 多芯片互聯(lián)

• 在多芯片集成封裝中，不同芯片之間的電氣連接是一個關(guān)鍵問題。RDL可以通過重新布局每個芯片的I/O，實(shí)現(xiàn)芯片之間的高效互聯(lián)。例如，在一個包含處理器芯片、圖形處理芯片和存儲芯片的多芯片封裝系統(tǒng)中，RDL可以根據(jù)系統(tǒng)的架構(gòu)要求，將處理器芯片的I/O連接到圖形處理芯片和存儲芯片的相應(yīng)I/O上，構(gòu)建一個高效的芯片間通信網(wǎng)絡(luò)。

2. 提高集成度

• RDL還可以提高多芯片封裝的集成度。它可以將多個芯片緊湊地集成在一起，減少封裝的尺寸。例如，在一些物聯(lián)網(wǎng)設(shè)備的芯片封裝中，需要將多個功能不同但體積較小的芯片集成在一起，RDL可以對這些芯片的I/O進(jìn)行優(yōu)化布局，使得它們能夠在更小的封裝空間內(nèi)實(shí)現(xiàn)高效的協(xié)同工作，從而提高整個設(shè)備的性能和功能集成度。

六、RDL與其他技術(shù)的比較

（一）與TSV（硅通孔）技術(shù)的比較

1. 功能方面

• TSV主要實(shí)現(xiàn)Z軸電氣延伸和互聯(lián)的作用，而RDL起著XY平面電氣延伸和互聯(lián)的作用。例如，在3D封裝結(jié)構(gòu)中，如果要實(shí)現(xiàn)上下層芯片之間的垂直電氣連接，就需要TSV技術(shù)。而RDL則更多地用于在同一平面內(nèi)對芯片的I/O進(jìn)行重新布局和信號分配。比如在一個2.5D封裝的芯片系統(tǒng)中，RDL負(fù)責(zé)將芯片的I/O重新分布到合適的位置，以便與其他芯片或者外部電路進(jìn)行連接，TSV則負(fù)責(zé)在硅中介層上實(shí)現(xiàn)不同層之間的垂直電氣連接。

2. 工藝復(fù)雜度

• TSV的制作工藝相對復(fù)雜，需要在硅片上刻蝕出垂直的通孔，并且要進(jìn)行金屬填充等工藝步驟。這個過程涉及到高深寬比的刻蝕、精確的金屬沉積等技術(shù)難題，對工藝設(shè)備和工藝控制的要求較高。而RDL的工藝相對來說更側(cè)重于平面內(nèi)的金屬布線，雖然也有光刻、蝕刻等復(fù)雜工藝，但整體的工藝復(fù)雜度要低于TSV。例如，RDL的光刻主要是在平面上進(jìn)行圖案繪制，而TSV的光刻需要考慮垂直方向的對準(zhǔn)等問題。

3. 應(yīng)用場景

• TSV在需要高速垂直信號傳輸?shù)膱鼍爸芯哂袃?yōu)勢，如在3D堆疊的存儲器芯片封裝中，通過TSV可以實(shí)現(xiàn)不同層存儲器芯片之間的高速數(shù)據(jù)讀寫。RDL則在需要靈活調(diào)整I/O布局、提高I/O密度的場景中表現(xiàn)出色，如在扇出型封裝和多芯片集成封裝中，RDL可以根據(jù)不同芯片的I/O布局需求進(jìn)行重新布線，提高封裝的集成度和性能。

（二）與Bump（凸點(diǎn)）技術(shù)的比較

1. 連接方式

• Bump主要起著界面互聯(lián)和應(yīng)力緩沖的作用，它是一種金屬凸點(diǎn)，用于芯片與外部基板或者其他芯片之間的物理連接。例如在Flip - Chip工藝中，芯片通過Bump倒扣在封裝基板上，實(shí)現(xiàn)電氣連接。而RDL主要是通過重新布線來實(shí)現(xiàn)電氣信號的重新分配和連接，它并不直接承擔(dān)芯片與外部的物理連接功能。

2. 功能側(cè)重

• Bump側(cè)重于實(shí)現(xiàn)芯片與外部的機(jī)械連接和電氣連接的過渡，同時還能起到一定的應(yīng)力緩沖作用，防止芯片在熱脹冷縮等情況下受到損壞。RDL則更注重于在芯片內(nèi)部或者芯片與芯片之間對電氣信號進(jìn)行重新布局和優(yōu)化傳輸。例如，在一些高性能計算芯片的封裝中，Bump負(fù)責(zé)將芯片與散熱基板連接起來，保證芯片的散熱和機(jī)械穩(wěn)定性，RDL則負(fù)責(zé)優(yōu)化芯片內(nèi)部I/O之間的信號傳輸路徑，提高信號傳輸效率。

3. 技術(shù)發(fā)展趨勢

• 隨著工藝技術(shù)的發(fā)展，Bump的尺寸越來越小，但也存在尺寸縮小的極限。而RDL則朝著更高密度布線、與其他技術(shù)融合等方向發(fā)展。例如，在一些先進(jìn)的封裝技術(shù)中，RDL - first工藝路線不斷發(fā)展，而Bump技術(shù)在一些特殊的封裝結(jié)構(gòu)中可能會被其他連接方式替代，如臺積電發(fā)布的SoIC技術(shù)中，采用了無凸點(diǎn)（no - Bump）的鍵合結(jié)構(gòu)，以實(shí)現(xiàn)更高的集成密度和更佳的運(yùn)行性能。

先進(jìn)芯片封裝清洗介紹

·         合明科技研發(fā)的水基清洗劑配合合適的清洗工藝能為芯片封裝前提供潔凈的界面條件。

·         水基清洗的工藝和設(shè)備配置選擇對清洗精密器件尤其重要，一旦選定，就會作為一個長期的使用和運(yùn)行方式。水基清洗劑必須滿足清洗、漂洗、干燥的全工藝流程。

·         污染物有多種，可歸納為離子型和非離子型兩大類。離子型污染物接觸到環(huán)境中的濕氣，通電后發(fā)生電化學(xué)遷移，形成樹枝狀結(jié)構(gòu)體，造成低電阻通路，破壞了電路板功能。非離子型污染物可穿透PC B 的絕緣層，在PCB板表層下生長枝晶。除了離子型和非離子型污染物，還有粒狀污染物，例如焊料球、焊料槽內(nèi)的浮點(diǎn)、灰塵、塵埃等，這些污染物會導(dǎo)致焊點(diǎn)質(zhì)量降低、焊接時焊點(diǎn)拉尖、產(chǎn)生氣孔、短路等等多種不良現(xiàn)象。

·         這么多污染物，到底哪些才是最備受關(guān)注的呢？助焊劑或錫膏普遍應(yīng)用于回流焊和波峰焊工藝中，它們主要由溶劑、潤濕劑、樹脂、緩蝕劑和活化劑等多種成分，焊后必然存在熱改性生成物，這些物質(zhì)在所有污染物中的占據(jù)主導(dǎo)，從產(chǎn)品失效情況來而言，焊后殘余物是影響產(chǎn)品質(zhì)量最主要的影響因素，離子型殘留物易引起電遷移使絕緣電阻下降，松香樹脂殘留物易吸附灰塵或雜質(zhì)引發(fā)接觸電阻增大，嚴(yán)重者導(dǎo)致開路失效，因此焊后必須進(jìn)行嚴(yán)格的清洗，才能保障電路板的質(zhì)量。

·         合明科技運(yùn)用自身原創(chuàng)的產(chǎn)品技術(shù)，滿足芯片封裝工藝制程清洗的高難度技術(shù)要求，打破國外廠商在行業(yè)中的壟斷地位，為芯片封裝材料全面國產(chǎn)自主提供強(qiáng)有力的支持。